IT之家 8 月 24 日消息，SK 海力士正借助英特尔 EMIB 等先进封装技术打造其下一代 HBM 解决方案，未来将进入 3D 封装阶段。

IT之家注意到，在 Hot Chips 2026 大会上，SK 海力士封装工程副总裁 Jaesik Lee 发表了题为“高带宽内存的先进封装”（Advanced Packaging for High-Bandwidth Memory）的简报，阐述了公司计划如何利用先进封装技术加速其 HBM 路线图。该公司首先介绍了 HBM 目前的制造方式。

二 |     New Delhi, Oct 20 (UNI) India recorded 2,141 new Covid-19 cases, taking the total active cases to 25,510 as per the Health Ministry data on Thursday.

As many as 7 fresh fatalities were reported, taking the toll to 5,28,943.

A total of 2,579 patients recovered, taking total recoveries to 4,40,82,064 while the case fatality rate was recorded at 1.19 per cent.

The active cases comprise 0.06 per cent of the total infections, whereas the national Covid-19 recovery rate stands at 98.76 per cent.

According to the bulletin, 89.91 crore tests for Covid-19 have been done so far. In the last 24 hours, a total of 2,51,515 tests have been conducted.

"India has administered 219.46 crore (94.98 crore second dose and 21.96 crore precaution dose) of Covid-19 vaccine, so far under the ongoing nationwide vaccination drive," Ministry data said.

UNI JA PRT。

三 | HBM 结构由 3D 堆叠结构组成，通过 TSV（硅通孔）将多个核心芯片（DRAM IC）连接到基底裸片（base die）。HBM 目前最高可达 16 层，即 16-Hi 堆叠。HBM 与 GPU 是独立的芯片，但通过 2.5D 封装安装在同一个硅中介层上。每个 HBM 模块还通过硅中介层包含 1024 个 IO 和 16 个通道，这些 IO 通过 PHY 将 HBM 堆叠连接到 XPU。

四 | HBM 作为 DRAM 解决方案之所以重要，是因为它节省空间、功耗和运营成本。典型的 GDDR6 方案可提供 24GB 容量和 768GB/s 带宽，而配备四个堆叠的 HBM3E 方案可节省多达一半的空间，同时提供高达 144GB 容量和 4TB/s 带宽。SK 海力士目前的路线图将 HBM4 作为顶级产品，DRAM 密度高达 24Gb，容量最高达 36GB，总计 2048 个 IO 位，IO 速度最高 8Gbps，带宽达 2048GB/s。

HBM4 的封装高度和尺寸都有所增加，集成的 TSV 和微凸点也比 HBM3E 更多。具体成果如下：带宽超过 2TB/s功耗效率提升 40% 以上相比 HBM3E 耐热性提升 14% 以上容量最高 48GB（12-Hi 已量产，16-Hi 正在认证中）Z 轴高度 775 微米，尺寸 12.8x11 平方毫米16,148 个底部微凸点超过 2 万个 TSV

目前主要有两种 HBM 封装技术：热压键合 + 非导电膜（TC+NCF）和整体回流 + 模塑底部填充（MR+MUF）。TC+NCF 对芯片翘曲问题有更好的抵抗力，但热阻更高、生产率较低。MR+MUF 生产率更高、热阻更低，但更容易出现芯片翘曲，且在间隙填充方面存在缺陷。SK 海力士还重点介绍了其 HBM 工艺流程，包括从晶圆厂到客户系统的六个关键阶段。

SK 海力士在 HBM 封装中集成了四项关键技术，包括：TSV（硅通孔）形成晶圆减薄微凸点形成芯片堆叠 / 底部填充先进的 MR-MUF 已应用于 SK 海力士的 16-Hi HBM3E 方案，并引入了两项新技术：翘曲控制和细间距互连与窄间隙填充。

五 | 总封装高度增至 775 微米，芯片厚度缩减至 0.9 倍，间隙高度缩减至 0.5 倍，凸点间距缩减至 0.9 倍。展望未来，还有一些关键挑战需要解决。首先是随着带宽需求激增带来的 HBM 功耗上升，其次是散热问题以及 TSV 区域面积。随着 TSV 数量增长，尽管 TSV 间距不断缩小，但所占面积仍在持续增加。

六 | 此外，每两代带宽近乎翻倍，给现有工艺和封装技术带来了 2.2 倍的热负担。因此，SK 海力士正在研究混合键合（Hybrid Bonding）等未来技术方案，以突破 16-Hi 堆叠限制，通过更窄的间距提供更高性能，并通过更高的导电性实现更好的散热效率。SK 海力士展示的数据显示，与 MR-MUF 工艺相比，混合键合可使核心芯片厚度增加 24%，TSV 间距小于 18 微米。即使堆叠层数增加，混合键合的热阻仍可降低 35%。与三星的 HPB（散热路径模块）类似，SK 海力士正在开发自己的局部热点缓解技术，名为 I-HBM，该技术在 HBM D2D PHY 区域（热点附近）嵌入高导热且电绝缘的冷却组件，打造专用散热路径，可额外降低 30% 以上的热阻。展望未来，SK 海力士计划通过 TSV 数量翻倍、结合逻辑工艺集成提升 IO 速度来增加带宽，同时利用最新优化的逻辑代工工艺解决功耗 / PDN（电源分配网络）挑战，通过“无处不在”的电源 TSV 大幅改善 PDN。HBM 技术对更高功率密度、带宽和堆叠高度的持续追求，带来了显著的热学、力学和封装挑战，其驱动因素包括更厚的氧化层、更密集的 TSV 和不断攀升的引脚速度。

七 | MLMO、优化的微凸点、新兴的混合键合（用于改善热导率、工艺窗口和更细的间距）以及 I-HBM 等热点解决方案正在积极应对这些问题。

八 | 然而，随着堆叠向 16-20 层高度演进，架构向与逻辑芯片更紧密的 3D 集成方向发展，成功将要求设计、材料、客户工艺和中介层技术之间更紧密的协同优化。行业内的持续合作对于满足未来工作负载对容量和带宽的需求仍然至关重要。该公司还在其 2.5D HBM 方案幻灯片中展示了英特尔 EMIB 封装技术，与 CoWoS-L、CoWoS-R 和 CoWoS-S 并列。值得注意的是，有传闻称英特尔和 SK 海力士将在存储领域成立合资公司。SK 海力士还展示了不同的先进封装技术如何以不同方式对 HBM / 中介层施加应力。最后，SK 海力士着眼于未来的 3D 集成，这将使其能够在加速器之上堆叠 HBM，一旦先进逻辑和先进封装技术成熟，这将是人人都想实现的一步。